Am 12. Oktober 2026 wurden auf der International SoC Design Conference (ISOCC 2026) im südkoreanischen Incheon die Architekturdetails von SK hynix' H-TPU vorgestellt. Es handelt sich um einen ultraleichten, programmierbaren Kleinprozessor, den das Unternehmen selbst für SSD-Controller entwickelt hat. Eine einzelne H-TPU verbraucht nur etwa 2,5 Prozent — ein Vierzigstel — der Energie eines Allzweck-CPU-Kerns und belegt rund 4 Prozent — ein Fünfundzwanzigstel — der Chipfläche; in einem Controller sind mehr als einhundert davon integriert.
Warum große CPUs nicht mehr in SSD-Controller passen
Der Großteil der Arbeit in einem SSD-Controller ist einfach und repetitiv: Lese- und Schreibbefehle verarbeiten, Metadaten verwalten, Puffer steuern. Bislang erledigten Allzweck-CPU-Kerne all das, doch je schneller die Laufwerke wurden, desto mehr Kerne waren nötig — und Fläche wie Stromverbrauch wuchsen mit. SK-hynix-Vizepräsident Koo In-je sagte auf der Konferenz, die in SSD-Controllern üblichen Arm-Kerne seien für solche Aufgaben überdimensioniert: Sie seien für komplexe, schnelle Berechnungen gebaut, verschwendeten bei kleinen Wiederholungsarbeiten Strom und Fläche und eigneten sich strukturell schlecht dazu, Arbeit in kleine Teile zu zerlegen und auf viele Prozessoren zu verteilen. Die H-TPU nutzt deshalb eine vierstufige Pipeline und eine sequenzielle Ausführungsstruktur, die auf repetitive I/O-Pfade zugeschnitten ist. Die Allzweck-CPU verschwindet nicht aus dem Controller; sie tritt zurück und übernimmt nur noch wirklich komplexe Aufgaben wie Fehlerbehebung, Ausnahmebehandlung und Speicher-Richtlinien.
Bei Bedarf aufwecken, statt gemeinsam Strom zu verbrennen
Mehr als einhundert H-TPUs sind über den Controller verteilt und jeweils für spezialisierte Funktionen zuständig. Trifft eine I/O-Anfrage ein, werden nur die für die benötigten Funktionen verantwortlichen Einheiten aktiviert, der Rest bleibt zur Energieeinsparung im Leerlauf. SK hynix hat außerdem Software-Werkzeuge für die Architektur entwickelt, darunter einen eigenen Compiler, damit Ingenieure spezialisierten Code für diese kleinen Prozessoren effizienter schreiben können. Im Kern kopiert der Entwurf auf der Speicherebene, was Rechenzentren seit Jahren tun: statt einem allmächtigen Kern nachzujagen, übernehmen viele spezialisierte Einheiten jeweils ein kleines Stück Arbeit.
Reihenfolge: zuerst Enterprise-SSDs, dann KI-Speicher
Nach dem auf der Konferenz vorgestellten Plan kommt die H-TPU zuerst in Controllern für Enterprise-SSDs der nächsten Generation zum Einsatz, danach in Storage Next, der nächsten Speicherarchitektur des Unternehmens für KI, sowie in High-Bandwidth-Flash (HBF), der im kommenden Jahr erscheinen soll. Storage Next ist für den feingranularen Datenzugriff moderner KI-Modelle ausgelegt und verarbeitet Dateneinheiten von nur 512 Byte — ein Achtel der üblichen 4KB-Einheit. Inferenzdienste hängen zunehmend davon ab, wie der Speicher antwortet; Modellgewichte, KV-Caches und Retrieval-Daten fließen ständig zwischen Laufwerken und Arbeitsspeicher, sodass sich Energie- und Planungs-effizienz auf Controllerebene verstärkt auf der Gesamtrechnung niederschlagen. Einen Zeitplan für die Massenfertigung nannte SK hynix nicht, und die genannten Zahlen stammen vom Unternehmen selbst; der reale Nutzen wird sich erst an Messungen sehen lassen, sobald die ersten Enterprise-SSDs ausgeliefert werden. Bemerkenswert ist die Richtung trotzdem: Das Stromsparrennen der KI-Infrastruktur hat jetzt die Ebene der SSD-Controller erreicht.
